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时序优化、RTL优化相关问题

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发表于 2017-3-30 00:38:32 | 显示全部楼层 |阅读模式
1、我编写的一个模块逻辑上会出现选择器,但是RTL视图出现了海量的Selector,有好几块,会不会造成很大的延迟,或者别的问题,
局部

包含选择器的整个RTL:


我认为的造成这么多选择器的部分核心程序如下:
always@(posedge s_clk_in or negedge sys_reset)
if(!sys_reset)
    present_data <= 32'b1;
else
    case(ram_data_loc)
        3'b000:
            present_data <= ram_data_present[0];
        3'b001:
            present_data <= ram_data_present[1];
        3'b010:
            present_data <= ram_data_present[2];
        3'b011:
            present_data <= ram_data_present[3];
        3'b100:
            present_data <= ram_data_present[4];
        default:
            present_data <= ram_data_present[0];
    endcase

always@(posedge s_clk_in or negedge sys_reset)
if(!sys_reset)
    next_data <= 32'b1;
else
    case(ram_data_loc)
        3'b000:
            next_data <= ram_data_present[1];
        3'b001:
            next_data <= ram_data_present[2];
        3'b010:
            next_data <= ram_data_present[3];
        3'b011:
            next_data <= ram_data_present[4];
        3'b100:
            next_data <= ram_data_present[0];
        default:
            next_data <= ram_data_present[1];
    endcase   

整个程序在附件中


2、我想让上面的模块运行到高频外部时钟下(s_clk_in频率250MHz)就在锆石A4上面运行就行,但是现在未约束时序时只有200M左右,这种情况下我该如何进行逻辑优化/时序约束,大家/官方有没有相关教程可供推荐参考。

问题比较长,非常感谢每一位阅读完问题的人。



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发表于 2017-5-30 13:22:45 | 显示全部楼层
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