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vhdl和Verilog混合使用

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发表于 2017-3-11 10:15:07 | 显示全部楼层 |阅读模式
如果有部分模块是由dspbulder生成的vhdl,有些自己写的是Verilog,能混合使用吗?
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发表于 2017-3-11 11:36:47 | 显示全部楼层
本帖最后由 锆石科技解答员 于 2017-3-11 11:38 编辑

不可以在一个文件中混用,可以在一个工程中混用,可以自己编写个简单的程序进行测试一下。
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