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关于AD模块的问题

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发表于 2017-2-27 11:55:52 | 显示全部楼层 |阅读模式
本帖最后由 难寻 于 2017-2-27 12:01 编辑

  这里的状态机延时怎么能实现2.7s的延时呢?bit_cnt每半个AD时钟累加一次,而time_cnt一整个AD时钟累加一次,实现的不应该是0.9秒的延时吗?
  求各路大神解答呀~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~


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 楼主| 发表于 2017-2-27 15:38:31 | 显示全部楼层
  我已经明白了,time_cnt一整个AD_CLK才清零,所以bit_cnt计时是等待2.7s的,原以为只要time_cnt加0.4s,bit_cnt就会加1。哈哈,还好明白了~~~~
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发表于 2017-2-27 17:18:39 | 显示全部楼层
难寻 发表于 2017-2-27 15:38
我已经明白了,time_cnt一整个AD_CLK才清零,所以bit_cnt计时是等待2.7s的,原以为只要time_cnt加0.4s,bi ...

恩恩,明白了就好,碰到这种情况,可以先对代码进行仿真,或者signaltap调试。在学习过程中碰到的问题都可以来论坛发帖求助,我会帮你解决的。
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