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硬件逻辑部分和Qsys系统问题

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发表于 2017-2-13 19:02:05 | 显示全部楼层 |阅读模式
要用verilog和qsys来实现一个项目,有几个疑惑1.Qsys系统的时钟如果设置成50MHz,不用100MHz有什么影响么?
2.如果有影响,Verilog部分用了50Mhz,而Qsys系统采用100Mhz可以么?
3.关于Verilog和Qsys系统进行连接的时候,在Qsys中是需要把连接的信号作为PIO和veilog部分连接么?

求助老师帮助~
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发表于 2017-2-13 21:00:47 | 显示全部楼层
1.Qsys系统用50MHz时钟和用100MHz时钟都是可以的,没有什么影响
2.Verilog用50MHz,Qsys系统用100MHz也是可以的。
3.可以使用PIO来实现,也可以自定义IP核来实现,相对来说,PIO会更简单一点。
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 楼主| 发表于 2017-4-7 15:08:59 | 显示全部楼层
锆石科技解答员 发表于 2017-2-13 21:00
1.Qsys系统用50MHz时钟和用100MHz时钟都是可以的,没有什么影响
2.Verilog用50MHz,Qsys系统用100MHz也是 ...

我莫名遇到这个样一个问题:用底层逻辑接收的串口数据,当我在系统里调用的时候加了一个校验,发现数据时不时地不对。但是我用signaltap观察串口的数据接收是对的。之后又把signaltap取消了,跑了很多次发现数据一直对。这个是怎么回事?是signaltap影响的么?
谢谢老师解答
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发表于 2017-4-8 12:46:13 | 显示全部楼层
Dim 发表于 2017-4-7 15:08
我莫名遇到这个样一个问题:用底层逻辑接收的串口数据,当我在系统里调用的时候加了一个校验,发现数据时 ...

有可能是signaltap影响到了,因为有signaltap和没有signaltap两者综合出来的结果是不一样的,不过,这也很难说,也有可能是你的系统本身就不稳定,时好时坏,多方面原因吧。
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发表于 2017-5-30 13:18:16 | 显示全部楼层
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