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DA转换模块不理解

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发表于 2016-11-22 22:51:13 | 显示全部楼层 |阅读模式
首先,CS片选的上升沿河下降沿不是应该在时钟DA_CLK的低电平吗?这里的代码(FSM_CS == FSM_FINISH) && (time_cnt == 4'h1)中没有体现这个实现要求呀;第二,数据的读取不是应该在时钟信号的上升沿吗?这里的代码 if(DA_CLK && (time_cnt == 4'h0))//判断DA_CLK的状态 ,shift_reg_n  = {shift_reg[10:0] , 1'h0},也没有体现时序要求呀。第三, if(DA_CLK && (!DA_CLK_N))        ,这里是什么意思呢?是表示从高到低变化的下降沿?还是所以电平变化呢?这三处没理解,请老师帮忙看看给予解答。

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发表于 2016-11-24 13:07:54 | 显示全部楼层
有没有对代码进行仿真哦?或者可以尝试用signaltap工具抓取这几个信号来具体查看下哦。
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