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VerilogHDL 在实现“a=b=c”时

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发表于 2016-9-27 10:48:25 | 显示全部楼层 |阅读模式
VerilogHDL 在实现“a=b=c”时,第一种写法:
a<=c;
b<=c;
第二种写法:
a<=c;
b<=a;
第二种写法比第一种好在哪?
谢谢
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发表于 2016-9-27 15:16:24 | 显示全部楼层
如果是组合电路,那么它们的RTL,如下图所示:
从该图中可以看出,这两种写法没有任何区别,也就没有好坏之分。

如果是时序电路,那么它们的RTL,如下图所示:

从该图中可以看出,这是两种不同的电路。

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 楼主| 发表于 2016-9-27 15:25:18 | 显示全部楼层
锆石科技解答员 发表于 2016-9-27 15:16
如果是组合电路,那么它们的RTL,如下图所示:
从该图中可以看出,这两种写法没有任何区别,也就没有好坏 ...

十分感谢!
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发表于 2017-3-10 20:15:46 | 显示全部楼层
长知识啦
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发表于 2017-3-12 12:35:30 | 显示全部楼层
通透,一目了然
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